Università degli Studi di Roma "La Sapienza" -
Corso di Laurea in Ingegneria Informatica
a.a. 2002-2003
Progettare un DMA Controller per il trasferimento di dati dalla memoria del PD-32 verso il mondo esterno in modo che la CPU abbia la possibilità di definire, con l'invio di opportuni comandi al Controller stesso:
1. (5 punti) Descrivere l'architettura di una cache set-associativa a 2 vie, con capacità di 512 KByte (tag e bit di controllo esclusi) e lunghezza di blocco pari a 8 parole da 32 bit.
2. (5 punti) Si voglia implementare l'istruzione MIPS branch
on greater or zero and link
bgezal
$rs, offset
in cui viene testato il registro $rs: se il suo contenuto
risulta maggiore o uguale a zero, il valore corrente del Program Counter viene salvato nel
registro $r31 e viene quindi eseguito il branch all'offset
specificato, relativamente al Program Counter; altrimenti, l'esecuzione procede in
sequenza.
Stabilire se e quali varianti all'architettura pipeline della CPU siano necessarie per l'implementazione di tale istruzione, ed evidenziare il flusso dei dati nelle varie fasi della sua esecuzione.
3. (5 punti) Per ciascuna delle seguenti affermazioni, contrassegnare la casella [V] o la casella [F] a seconda che essa sia considerata vera o, rispettivamente, falsa:
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Una CPU con frequenza di clock da 400 MHz è dotata di cache con hit time = 1 clock e miss penalty = 8 clock; allora il tempo medio di accesso alla memoria è maggiore di 23 nanosecondi. | ||
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La tecnica di memory mapped I/O può essere utilizzata soltanto con quelle CPU che non dispongono di istruzioni di input/output. | ||
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Il Page Table Register contiene la lunghezza della Page Table. | ||
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La sequenza di istruzioni MIPS
scambia tra loro i contenuti dei registri $r1 , $r2 . |
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Una cache usa modalità di scrittura di tipo write back. Allora per ogni blocco valido B in essa presente esiste sempre una copia di B anche in memoria principale. |