Università degli Studi di Roma "La Sapienza" - Corso di Laurea in Ingegneria Informatica
a.a. 2004-2005

Calcolatori Elettronici II (A-L)

Appello del 6 luglio 2005

Prima prova (15 punti)

Un'interfaccia IFABS riceve in continuazione da un bus externo XDATA_0-15 dati numerici paralleli a 16 bit in complemento a 2, sincronizzati a un clock esterno XCLK. Su comando della CPU, IFABS procede all'acquisizione di un blocco da 1024 dati, dei quali calcola il massimo e il minimo dei valori assoluti:

A = max_i | x_i |

B = min_i | x_i |

Questi due risultati vengono quindi trasmessi alla CPU che calcola il valore

U	=	A + B

		2

e aggiorna le seguenti locazioni di memoria:

AMIN con il minimo tra tutti i valori A acquisiti;
BMAX con il massimo tra tutti i valori B acquisiti;
UMIN e UMAX col minimo e, rispettivamente, il massimo tra tutti i valori U calcolati.

Progettare l'hardware della periferica e codificare il relativo software di pilotaggio, corredandolo di adeguati commenti.

Seconda prova

1.	(5 punti) Descrivere l'architettura di una cache set-associativa a 4 vie, con capacità di 1 MByte (tag e bit di controllo esclusi) e lunghezza di blocco pari a 4 parole da 32 bit.
2.	(5 punti) Descrivere i conflitti di controllo nelle CPU dotate di pipeline e discutere i metodi per la loro risoluzione.
3.	(5 punti) Discutere la funzione del Translation Lookaside Buffer (TLB) nei sistemi di memoria virtuale e descriverne l'organizzazione.