(1) trasformato il fronte di salita del segnale "tasto premuto" KP in un impulso P prodotto applicando KP all'ingresso di un flip-flop D, con P = And(KP,Q*);

(2) con quest'impulso P avrei pilotato l'ingresso J del flip-flop JK di Interrupt Request, con IACK sul Clear;

(3) con la combinazione Nor(IRQ,KP) avrei generato il Count Enable.

La sua logica e' sostanzialmente identica, solo meno immediata da comprendere e un po' piu' contorta.

0612171723-1.pdf

Potrebbe anche mostrarmi nuovamente l'hardware per interfacciare una RAM da 2 milioni di word (intese come 16 bit) in scrittura da parte di un microprocessore a partire dall'indirizzo 80000000h? Da quello che ho capito a ricevimento dovrebbe essere così:
- negli indirizzi della RAM entrano i bit 2..22 del MAB (Memory Address Bus);

2 Mword = 4 Mbyte, dunque sono impegnati 22 bit di indirizzo (dal bit 0 al bit 21); ma i bit 0 e 1 non esistono fisicamente sul bus, essendo implicitamente decodificati sulle line MB[0-3] (Memory Bank). Ad esempio, se voglio accedere alla word di indirizzo 0, avro' MAB[2-31] = 000...0, MB0 = MB1 = 1, MB2 = MB3 = 0 (perche' la word in questione appare sui due byte meno signficativi del Memory Data Bus); se invece voglio accedere alla word di indirizzo 2, avro' ancora MAB[2-31] = 000...0, ma stavolta MB0 = MB1 = 0, MB2 = MB3 = 1 perche' la word appare adesso sui due byte piu' significativi del Memory Data Bus. Se voglio accedere a un singolo byte, un solo MBx sara' ad 1 (e mi indica su quale byte dei quattro del Memory Data Bus e' presente il dato in questione) e tutti gli altri tre a 0; se voglio accedere a una longword (con indirizzo allineato ai 4 byte, ossia esattamente divisibile per 4), avro' tutti gli MBx contemporaneamente attivi.

- il WE della RAM è l'AND tre il segnale MWR (Memory WRite) e l'AND dei bit 23..31 del MAB in configurazione 100000000 ;

Dei bit 22-31, non 23-31.

- nell'ingresso dati della RAM entrano i 32 bit del MDB (Memory Data Bus);
- nel CS della RAM entrano i bit Mb0 ed Mb1 (che dovranno essere sempre entrambi pari ad 1 dal momento che sto scrivendo delle word).

Lei puo' organizzare la RAM in due modi, a parole da 16 bit o a parole da 32 bit. Nel primo caso, semplifica le operazioni di lettura da parte dell'interfaccia e complica leggermente quelle di scrittura da parte della CPU; nel secondo caso, rende la RAM direttamente compatibile con il System Bus ma complica un po' le operazioni di lettura da parte dell'interfaccia. Dia un'occhiata al PDF allegato.

0612171732-1.pdf

(Ne' nascondo il fatto che a lezione, per ragioni squisitamente didattiche, preferisco deviare il meno possibile da cio' che il libro di testo propone.)

(2) C'e' una reale necessita' di usare il valore N-1, anziche' N, all'ingresso del comparatore?

(3) I registri che fanno da porte di input vengono caricati in continuazione; occorre invece gestire il loro Load Enable nel momento opportuno.

Poiche' un flip-flop (o un registro) non e' ovviamente in grado di reagire ad una variazione di ingresso che avvenga troppo poco tempo prima del fronte attivo del clock, il Tsetup e' l'intervallo minimo di tempo "prima" del fronte di clock entro cui l'ingresso deve essersi assestato affinche' il suo nuovo stato possa essere "percepito". In altri termini: se un ingresso commuta all'istante T, e il fronte di clock si presenta a un istante Tclk < T + Tsetup, la corretta commutazione non e' garantita.

Poiche' un flip-flop (o un registro) ha bisogno di un certo tempo per assestare i suoi circuiti interni in conseguenza di un certo ingresso, il Thold e' l'intervallo di tempo "dopo" il fronte attivo di clock entro cui gli ingressi devono restare ancora stabili affinche' la transizione di stato desiderata abbia correttamente luogo. In altri termini: se un ingresso commuta all'istante T, il fronte di clock si presenta a un istante Tclk > T + Tsetup (dunque i vincoli sul tempo di setup sono rispettati) ma l'ingresso commuta ancora a un istante T' < Tclk + Thold, la corretta commutazione non e' garantita.

In definitiva, detti T e T' gli istanti di due successive commutazioni dell'ingresso, la transizione desiderata in corrispindenza al valore degli ingressi che si ha nell'intervallo [T, T'] e' garantita solo se l'istante Tclk in cui si presenta il fronte attivo del clock soddisfa le due condizioni:
         T + Tsetup < Tclk < T' - Thold

La risposta alla domanda e' "si'". Che cosa mai potrebbe vietarlo? Non c'e' nessun tipo di interferenza tra ingresso e uscita (a meno che non la si crei appositamente all'esterno del registro; e anche se fosse, il fatto che il cambio di stato nel registro e' asservito al clock implica che avremo comunque un comportamento "ordinato"). Considerate cosa accade se vengono contemporaneamente abilitati E e OE: prima dell'arrivo del prossimo clock, sulle uscite si presenta il contenuto attuale del registro, appena arriva il clock il registro cambia di stato e questo cambiamento appare anche sulle uscite. Come vedete, non c'e' stata nessuna particolare anomalia.